Des nano-fils de silicium pour améliorer la technologie CMOS ?
Restez toujours informé: suivez-nous sur Google Actualités (icone ☆)
Des travaux récents montrent cependant que la technologie silicium conventionnelle (CMOS) offre encore de belles perspectives pour le développement de nano-circuits à basse puissance. Dans un article paru dans la revue Nanotechnologie (vol. 17: pp. 4340-4351), le chercheur Hamedi-Hagh (San Jose State University, California) et son équipe étudient les performances et le comportement d'une nouvelle architecture de transistor MOS comprenant des nano-fils verticaux, une grille en métal et un corps non dopé. Comparés aux dispositifs de hautes performances en SOI, les chercheurs ont constaté que pour les mêmes performances (réponse transitoire), les transistors à base de nano-fils verticaux consommaient moins de puissance par unité de surface de silicium. Les chercheurs ont essayé d'optimiser l'architecture d'une structure où le transistor dopé P et celui dopé N partagent la même grille et dans laquelle chaque type de transistor présente un courant d'offset inférieur à 1pA.
Les chercheurs ont modélisé et simulé les caractéristiques de ces transistors ainsi que celles de circuits logiques (NAND, NOR, XOR, etc) construits avec ce type de transistors à base de nano-fils. Selon, Hamedi-Hagh, les résultats sont très satisfaisant et cette technologie pourrait être envisagée pour la future génération des circuits "very large scale integration" (VLSI). Cependant, la technologie est encore loin d'être exploitable à grande échelle car il faudrait pouvoir produire avec précision de grandes quantités de nano-fils identiques, et développer des moyens d'intégrer ces nano-fils dans les circuits avec des contraintes d'espaces fortes comme dans les modèles utilisés par les chercheurs.