L´Itanium est un processeur 64 bits développé par Intel en coopération avec différents constructeurs informatiques (HP, Bull, etc.), visant initialement à remplacer l'architecture x86/CISC.
L'architecture Itanium, nommée IA-64, est basée sur la technologie EPIC (Explicitly Parallel Instruction Computing), considérée comme le successeur du RISC.
HP a fortement contribué au développement du processeur afin qu'il remplace ses propres PA-RISC et DEC Alpha (architecture héritée du rachat de Compaq).
Itanium
Merced
Sorti en juin 2001 sous le nom de code Merced, ses performances étaient très décevantes, et il a donc été rapidement remplacé par l'Itanium 2.
Nom du modèle
Nb. cœurs
Fréquence
Front Side Bus
Mult.
Cache L1
Cache L2
Cache L3
Consommation
Socket
Date de sortie
Itanium 800MHz 4Mo
1
800 MHz
266 MT/s
6 x
32 Kio
96 Kio
4 Mio
130W
PAC-611
06/2001
Itanium 800MHz 2Mo
1
800 MHz
266 MT/s
6 x
32 Kio
96 Kio
2 Mio
130W
PAC-611
06/2001
Itanium 733MHz 4Mo
1
733 MHz
266 MT/s
5.5 x
32 Kio
96 Kio
4 Mio
116W
PAC-611
06/2001
Itanium 733MHz 2Mo
1
733 MHz
266 MT/s
5.5 x
32 Kio
96 Kio
2 Mio
116W
PAC-611
06/2001
Gravure en 180nm.
Itanium 2
McKinley
L'Itanium 2 se révèle beaucoup plus performant que son prédécesseur, Intel affirme même faire des bénéfices avec cette architecture. En novembre 2004, le calculateur disposant de la seconde plus importante puissance de calcul au monde est basé sur une plate-forme mettant en œuvre 10 240 processeurs Itanium 2 à 1,5 GHz.
Nom du modèle
Nb. cœurs
Fréquence
Front Side Bus
Mult.
Cache L1
Cache L2
Cache L3
Consommation
Socket
Date de sortie
Itanium 2 1GHz 3Mo
1
1 GHz
400 MT/s
10 x
32 Kio
256 Kio
3 Mio
130W
PAC-611
07/2002
Itanium 2 1GHz 1.5Mo
1
1 GHz
400 MT/s
10 x
32 Kio
256 Kio
1.5 Mio
130W
PAC-611
07/2002
Itanium 2 900MHz 1.5Mo
1
900 MHz
400 MT/s
9 x
32 Kio
256 Kio
1.5 Mio
130W
PAC-611
07/2002
Itanium2
Tous les processeurs Itanium 2 partagent une hiérarchie de cache commune. Ils possèdent 16 Kio de cache de données de premier niveau (L1). Le cache de second niveau (L2), de 256 Kio, est unifié (contient les instructions et les données). Le cache de troisième niveau (L3) est aussi unifié. Sa taille varie de 1,5 Mio à 9 Mio. Dans un choix intéressant de conception, le cache L2 contient la logique suffisante pour effectuer des opérations de sémaphore sans déranger l'UAL principale.
Le bus d'Itanium 2, parfois appelé Scalability Port, est très souvent nommé bus McKinley. C'est un bus de 200 MHz à double débit de données (DDR) dont la largeur est de 128 bits, soit plus de trois fois la largeur de bande du bus Merced. En 2004, Intel sortit des processeurs dotés de bus à 533 MT/s, augmentant la largeur de bande à 8,5 Go/s. En 2005, des processeurs dont la largeur de bande était de 10,6 Go/s apparurent sur le marché, dotés de bus de 667 MT/s.
Le 30 mars 2006, le concurrent d'Intel, Advanced Micro Devices (AMD) annonce l'embauche de Samuel Naffziger et de huit autres développeurs-clés qui œuvraient au développement du processeur Itanium. Cette défection ne va pas aider Intel à relancer l'Itanium, dont l'histoire chaotique a provoqué un certain embarras chez ses concepteurs ( Bull, Hewlett-Packard et Intel), tandis qu'AMD devrait profiter de l'expérience acquise par les transfuges pour muscler son offre 64-bit (Opteron, notamment).
Les systèmes d'exploitation fonctionnant sur Itanium 2 sont :
