Structure d'un microprocesseur
L'unité centrale d'un microprocesseur comprend essentiellement :
- une unité arithmétique et logique (UAL) qui effectue les opérations ;
- des registres qui permettent au microprocesseur de stocker temporairement des données ;
- une unité de contrôle qui commande l'ensemble du microprocesseur en fonction des instructions du programme.
Certains registres ont un rôle très particulier :
- le registre indicateur d'état (flags), ce registre donne l'état du microprocesseur à tout moment, il peut seulement être lu ;
- le compteur de programme (PC, Program Counter), il contient l'adresse de la prochaine instruction à exécuter ;
- le pointeur de pile (SP, Stack Pointer), c'est le pointeur d'une zone spéciale de la mémoire appelée pile où sont rangés les arguments des sous-programmes et les adresses de retour.
Seul le Program Counter est indispensable, il existe de (rares) processeurs ne comportant pas de registre d'état ou pas de pointeur de pile (par exemple le NS32000).
L'unité de contrôle peut aussi se décomposer :
- le registre d'instruction, mémorise le code de l'instruction à exécuter ;
- le décodeur décode cette instruction ;
- le séquenceur exécute l'instruction, c'est lui qui commande l'ensemble des organes du microprocesseur.
Rapidité d'exécution des instructions
Les microprocesseurs sont cadencés par un signal d'horloge (signal oscillant régulier imposant un rythme au circuit). Au milieu des années 1980, ce signal avait une fréquence de 4 à 8 MHz. Dans les années 2000, cette fréquence atteint 4 GHz. Plus cette fréquence est élevée, plus le microprocesseur peut exécuter à un rythme élevé les instructions de base des programmes.
L'augmentation de la fréquence présente des inconvénients :
- plus elle est élevée, plus le processeur consomme d'électricité, et plus il chauffe : cela implique d'avoir une solution de refroidissement du processeur adaptée ;
- la fréquence est notamment limitée par les temps de commutation des portes logiques : il est nécessaire qu'entre deux « coups d'horloge », les signaux numériques aient eu le temps de parcourir tout le trajet nécessaire à l'exécution de l'instruction attendue ; pour accélérer le traitement, il faut agir sur de nombreux paramètres (taille d'un transistor, interactions électromagnétiques entre les circuits, etc.) qu'il devient de plus en plus difficile d'améliorer (tout en s'assurant de la fiabilité des opérations).
L'overclocking consiste à forcer l'augmentation de la fréquence du signal d'horloge du microprocesseur (par rapport aux recommandations du fabriquant), afin de pouvoir exécuter plus d'instructions à chaque seconde.
Optimisation du chemin d'exécution
Les microprocesseurs actuels sont optimisés pour exécuter plus d'une instruction par cycle d'horloge, ce sont des microprocesseurs avec des unités d'exécution parallélisées. De plus ils sont dotés de procédures qui « anticipent » les instructions suivantes avec l'aide de la statistique.
Dans la course à la puissance des microprocesseurs, deux méthodes d'optimisation sont en concurrence :
- La technologie RISC (Reduced Instruction Set Computer, jeu d'instructions simple), rapide avec des instructions simples de taille standardisée, facile à fabriquer et dont on peut monter la fréquence de l'horloge sans trop de difficultés techniques.
- La technologie CISC (Complex Instruction Set Computer), dont chaque instruction complexe nécessite plus de cycles d'horloge, mais qui a en son cœur beaucoup d'instructions pré-câblées.
Néanmoins, avec la diminution de la taille des puces électroniques et l'accélération des fréquences d'horloge, la distinction entre RISC et CISC a quasiment complètement disparu. Là où des familles tranchées existaient, on observe aujourd'hui des microprocesseurs où une structure interne RISC apporte de la puissance tout en restant compatible avec une utilisation de type CISC (la famille Intel x86 a ainsi subi une transition entre une organisation initialement très typique d'une structure CISC. Actuellement elle utilise un cœur RISC très rapide, s'appuyant sur un système de réarrangement du code à la volée) mis en œuvre, en partie, grâce à des mémoires cache de plus en plus grandes, comportant jusqu'à trois niveaux.